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[硕士论文] 王敏格
集成电路工程 北京交通大学 2018(学位年度)
摘要:锁相环是一个反馈系统,也被称为闭环跟踪系统,锁相环可以利用输出反馈信号与输入信号之间的相位差自动调节其输出相位,使输出信号的频率跟踪输入信号的频率。DLL与PLL都被称作为锁相环,两者主要的不同是PLL中是压控振荡器而DLL中的是压控延迟线。锁相环根据构成方式的不同主要分为模拟和数字两种类型。因为数字类型的锁相环可靠性更高,芯片面积较小且容易实现,所以本文主要对全数字类型锁相环进行探究。
  本文在电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及电路的优化等方面做了大量的工作。完成了对DLL与PLL的组成结构和工作原理的分析和比较。根据影响锁相环功能的重要性能指标之一的噪声问题对DLL于PLL进行分析,通过分析每一个具体模块传输过程中的噪声传输函数,获得整体PLL与DLL的噪声功率谱密度并比较DLL与PLL在噪声性能传输上的特点。根据对组成DLL和PLL具体模块的噪声传输函数分析得出DLL的噪声传输性能要优于PLL的结论。根据数字电路的优点提出设计全数字类型的DLL,完成满足设计指标要求的全数字DLL的电路设计,并实现了全数字DLL的倍频与分频的电路设计。
  本文所设计的全数字锁相环采用TSMC55nm工艺库建模,分别在典型、最好、最坏三种不同操作环境下进行设计,最终获得芯片的面积和资源消耗情况以及三种情况下的功耗。其中最低的功耗为7.4649mW,本文设计出的全数字延迟锁相环工作频率范围从100MHz到500MHz,最短锁定时间为2us,芯片的面积为61456um2。
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