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首页 > 期刊首页 >电子技术应用 >2019年7期  > 一种低存储容量Turbo码译码器结构设计及FPGA实现
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一种低存储容量Turbo码译码器结构设计及FPGA实现
A memory reduced Turbo code decoding architecture design and FPGA implementation
摘要: 为满足高性能低功耗无线通信的要求,基于反向重算和线性估算的Turbo码译码器结构,通过改变其前向状态度量的存储方式,提出了一种低存储容量的低功耗译码器结构设计方案,并给出了FPGA实现结构.结果 表明,与已有的Turbo码译码器结构相比,本设计的译码器结构使存储容量降低了65%,译码性能与Log-MAP算法接近;并且在25 MHz、50 MHz、75 MHz...   查看全部>>

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